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OrCAD Capture 基礎課程1.OrCAD Capture 視窗簡介及線路圖專案建立- 啟動 OrCAD Capture - Capture 環境視窗介紹- 建立線路圖專案- 線路圖頁面大小修改及名稱修改2.如何使用Capture內建零件庫- 將內建的零件庫加入Capture使用- 零件搜尋- 放置零件3.如何自建零件庫及繪製零件- 自建零件庫- 繪製單一零件- 繪製 同質性/異質性 複合式零件- 以”七節顯示器”為例實務操作4.如何快速建立高 Pin 數的零件及零件分割- 簡單利用Excel表,快速建立高Pin數零件- 分割零件操作 5.如何設計圖框標題 (Title Block)- 設計專用的圖框標題6.階層式線路圖設計觀念與實務操作- 階層式線路圖設計觀念介紹- 以”全加器線路圖設計”為例實務操作7.平坦式線路圖設計實務操作- 以”日光燈管線路圖設計”為例實務操作- 查詢零件功能介紹 (Query Part)8.如何輸出物料清單 (BOM)- BOM欄位資訊新增- BOM欄位名稱修改- 輸出BOM9.線路圖設計規則檢查 (DRC)- DRC檢查項目介紹- 自訂DRC檢查項目- 違反DRC定義範例說明10.如何自訂零件位號編排邏輯- 重編位號不連續的零件- 自訂電阻或電容在不同頁面的位號起始值11.線路圖比對功能介紹- 比對線路圖差異12.如何輸出 Netlist- Netlist輸出操作 https://www.kairostech.com.tw/hot_328871.html OrCAD Capture 基礎課程大綱 2021-01-08 2022-01-08
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.style_2 {font-family: "微軟正黑體";font-size: 1.25em;line-height: 1.75em;color: #06C;}.style_1 {font-size: 1em;line-height: 1.75em;color: #333;font-family: "微軟正黑體";}.style_3 {font-family: "微軟正黑體";font-size: 1.25em;line-height: 1.75em;color: #F30;}.style_4 {font-family: "微軟正黑體";font-size: 1em;line-height: 1.5em;color: #F00;}body {background-color: #EFEFEF;}a:link {text-decoration: none;}a:visited {text-decoration: none;}a:hover {text-decoration: none;}a:active {text-decoration: none;}課程特色以實機操作的方式讓學員瞭解與熟悉業界主流Cadence Sigrity SI模擬系統,進而妥善使用軟體工具,有效達成電路或產品在訊號完整性的要求與設計要點。課程目標(1)教導Cadence Sigrity SI 模擬系統的操作,瞭解SI模擬基本的流程。 (2)能獨力完成系統設計的SI模擬,並學會將訊號完整性設計相關的問題排除與解決。修課條件(1) 建議大專以上理工相關科系畢業且具印刷電路板設計流程的基礎知識。 (2) 適合硬體設計工程師、SI/PI/EMI訊號模擬工程師、PCB Layout工程師等相關職務或對電源完整性議題有興趣者修習。 上課時間109/3/11(三),09:30~16:30,共6小時上課地點清華大學 創新育成大樓(近寶山路與高翠路交叉口)課程師資業界專業講師 師資簡介:講師自交通大學碩士班畢業之後先後任職於Acer等大企業與EMI實驗室,負責SI/PI/EMI問題的防治與解決方案,累積超過二十年的實務經驗,除了有深厚的理論基礎,更重視如何在實務面解決問題。課程大綱1. 認識Sigrity產品 2. 認識SystemSI-PBA的工具與主要優勢 3. 建立block-level拓樸的程序 4. 產生W-element傳輸線模型 5. 指派block的電性模型 6. 連接DDR block模型與確認系統方塊間的信號連接 7. 設定DDR4的分析選項 8. 用SystemSI模擬DDR4 9. 產生模擬結果與分析報告課程費用 3600元VIP企業會員價:VIP企業會員可享優惠價格 (按我查詢)會員優惠價: 會員於開課前七天完成報名繳費者可享會員優惠價 3300 元 團報價方案:會員2人同行,可享同行價 3100 元(須於課前告知) 會員紅利折抵:本課程歡迎使用紅利折抵,最高可使用 100 點 主辦單位財團法人自強工業科學基金會合作單位茂積股份有限公司、凱榮科技股份有限公司諮詢專線03-5623116 ext 3224 謝小姐 pshsieh@tcfst.org.tw  https://www.kairostech.com.tw/hot_334247.html [2020/3/11] Sigrity SI 基礎課程 - 簡易平行匯流排的建模、模擬與分析 2021-01-08 2022-01-08
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Allegro 基礎課程大綱1. 環境介紹   - 視窗使用說明   - 如何設定顏色,顯示方式 與 Script錄製回放   - 如何使用Find功能與High light設定2. 建立 pad    - Allegro 零件包裝觀念說明   - Padstack 工具實務操作3. 建立零件包裝    - 以DIP包裝為例使用精靈模式快速建立Symbol   - 以SMD包裝為例手動操作建立Symbol過程4. 建立Board   - Board編輯觀念介紹   - Format Symbol 建立   - 板層疊構建立   - 板外形與Keepin area設定   - 新功能”Flow”操作5. Net in   - 孰悉多種Netlist輸出入方式   - 各種方式間的差異分析6. Placement(置件)   - 基本置件功能操作   - Floor Planning 置件應用   - Replication 置件應用7. Constraint (約束管理器)   - 物件類型、Classing階層、Region、Inheritance , Override 等重要觀念說明   - 實例操作8. Routing and Glossing   - 以Diff. Pair為例操作加線、移線、Delay tune等功能與選項設定   - 整線功能操作9. 鋪銅   - 靜動態銅箔觀念說明   - 外層動態鋪銅   - 外層動態鋪銅與SMD pad連接方式設定   - 內層動態鋪銅操作10. Gerber out   - Drill map 產生過程   - Film Control設定   - Gerber與鑽孔資料輸出過程操作   - PCB製造過程與輸出資料關聯實務說明與解釋 11. Allegro DesignTrue DFM    - DFM觀念介紹   - 重點檢查項目說明   - 實務操作 https://www.kairostech.com.tw/hot_328872.html Allegro 基礎課程大綱 2021-01-08 2022-01-08
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Allegro 進階課程大綱1. 進階觀念與應用   - 如何不用 Net In 就直接在Board中增加零件與 Nets   - 如何變更Board零件2. 零件位號重編   - 位號重編介面操作說明   - 如何執行 OrCAD Back Annotation3. 模組複製功能   - Sub Drawing 實例操作與檔案編輯   - Module 實例操作   - 差異分析4. 設定XNet   - 不直接針對被動元件而改以Net name搜尋方式來設定Signal Model5. T-Point設定   - T-Point關念說明   - 實例操作並同時學習快速複製功能6. Relative Propagation Delay    - Target ,Delta and Tolerance 的設定觀念說明   - 如何快速大量複製相同Topologic 的Pin Pairs 實例操作 https://www.kairostech.com.tw/hot_331685.html Allegro 進階課程大綱 2021-01-08 2022-01-08
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.style_2 {font-family: "微軟正黑體";font-size: 1.25em;line-height: 1.75em;color: #06C;}.style_1 {font-size: 1em;line-height: 1.75em;color: #333;font-family: "微軟正黑體";}.style_3 {font-family: "微軟正黑體";font-size: 1.25em;line-height: 1.75em;color: #F30;}.style_4 {font-family: "微軟正黑體";font-size: 1em;line-height: 1.5em;color: #F00;}body {background-color: #EFEFEF;}a:link {text-decoration: none;}a:visited {text-decoration: none;}a:hover {text-decoration: none;}a:active {text-decoration: none;}   課程特色幫助學員瞭解與熟悉業界主流使用的PI模擬軟體-Cadence Sigrity,進而妥善使用軟體工具,有效達成電路或產品在電源完整性的要求與設計要點。課程目標(1)教導Cadence Sigrity當中電源完整性模擬軟體(PowerDC、OptimizePI)的操作。 (2)能獨力完成系統設計的PI模擬,並學會將電源完整性設計相關的問題排除與解決。修課條件(1) 建議大專以上理工相關科系畢業且具印刷電路板設計流程的基礎知識。 (2) 適合硬體設計工程師、SI/PI/EMI訊號模擬工程師、PCB Layout工程師等相關職務或對電源完整性議題有興趣者修習。 上課時間109/3/17(二),09:30~16:30,共6小時。上課地點清華大學 創新育成大樓(近寶山路與高翠路交叉口)課程師資業界專業講師 師資簡介:講師自交通大學碩士班畢業之後先後任職於Acer等大企業與EMI實驗室,負責SI/PI/EMI問題的防治與解決方案,累積超過二十年的實務經驗,除了有深厚的理論基礎,更重視如何在實務面解決問題。課程大綱1. Cadence PowerDC、靜態IR Drop分析 2. PowerDC Constraints、單板的熱電共同模擬 3. PDN阻抗分析、增加VRM模型 4. 引用電容、最佳化分析、電源樹(Power Tree)課程費用 3600元VIP企業會員價:VIP企業會員可享優惠價格 (按我查詢)會員優惠價: 會員於開課前七天完成報名繳費者可享會員優惠價 3300 元 團報價方案:會員2人同行,可享同行價 3100 元(須於課前告知) 會員紅利折抵:本課程歡迎使用紅利折抵,最高可使用 100 點 主辦單位財團法人自強工業科學基金會合作單位茂積股份有限公司、凱榮科技股份有限公司諮詢專線03-5623116 ext 3224 謝小姐 pshsieh@tcfst.org.tw  https://www.kairostech.com.tw/hot_334244.html [2020/3/17] 印刷電路板電源完整性(Power integrity)模擬與實作 2021-01-08 2022-01-08
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1. Constraint Manager 基本設定  - Physical, Spacing Constraint 設定  - Class , Net Group 等群組設定概念與差異  - Inheritance 與 Override 觀念說明  - 如何使用 Region  - 如何設定 Bus  - 如何設定 Diff Pair  - 如何設定 XNet       2. Constraint Manager 進階設定  - 如何設定 Net Schedule 與 T-Point  - Electrical Constraint 重要欄位說明  - 如何導入 Pin Delay  - 如何設定 Match Group  - 如何設定 XNet 中 不同 Pin Pairs 的長度限制  - 如何設定 XNet 中 不同 Pin Pairs 的導通孔數限制  - 實際應用Constraint設定 (以PCIE, DDR4等應用為例)  https://www.kairostech.com.tw/hot_341427.html Allegro Constraint Manager 課程大綱 2021-01-08 2022-01-08
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Sigrity PI 基礎課程大綱-Cadence PowerDC、靜態IR Drop分析-PowerDC Constraints、單板的熱電共同模擬-PDN阻抗分析、增加VRM模型-引用電容、最佳化分析、電源樹(Power Tree) https://www.kairostech.com.tw/hot_331687.html Sigrity PI 基礎課程大綱 2021-01-08 2022-01-08
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Sigrity SI 平行訊號模擬課程大綱 平行匯流排的建模,模擬與分析1. 認識Sigrity產品2. 認識System SI-PBA的工具與主要優勢3. 建立block-level拓樸的程序4. 產生W-element傳輸線模型5. 指派block的電性模型6. 連接DDR block模型與確認系統方塊間的信號連接7. 設定DDR4的分析選項8. 用SystemSI模擬DDR49. 產生模擬結果與分析報告 https://www.kairostech.com.tw/hot_331689.html Sigrity SI 平行訊號模擬課程大綱 2021-01-08 2022-01-08
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Sigrity SI 進階電源效應的平行匯流排的建模、模擬與分析課程大綱 Modeling, Simulation, and Analysis of Power-Aware Parallel Bus Systems1.用S參數模型建立有電源效應的匯流排系統模型Build power-aware bus system models with the S-parameters model 2.連接DDR block模型與確認系統方塊間的信號連接Connect blocks of the DDR models and check signal connectivity between blocks of these systems.3.設定DDR的分析選項與時間預算Set timing budget and analysis options for these systems, including channel simulation options for the DDR-PAPBS.4.用理想與非理想電源做DDR的模擬. Run simulations of the DDR-PAPBS with or without ideal power 5.產生模擬結果與分析報告,包括2D波形與眼圖Generate simulation-based reports and results in terms of 2D voltage plots of data and strobe signals, and data Eye diagrams. 6.分析DDR電源與信號完整度的效益Analyze simulation based results and tables to evaluate power and signal integrity performance of the DDR3-PAPBS.7.置換電源的S參數模型Replace the S-parameters model of the power-aware8.用參數掃描來做DDR的模擬分析Perform simulation and analysis of the DDR3-PAPBS with sweeping parameters. 9.設定DDR的Rank來做SSN 同步切換雜訊的模擬Run SSN simulations of this modified DDR3-PAPBS by defining “Ranks” of memory.  https://www.kairostech.com.tw/hot_342522.html Sigrity SI 進階電源效應的平行匯流排的建模、模擬與分析課程大綱 2021-01-08 2022-01-08
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In the end of Sep. patch released, there is a new function “Lossy channel”:It allows user to specify lossy interconnect (e.g. 3dB loss at 5GHz) w/ or w/o analog front ends (i.e. Tx/Rx IBIS behaviors) then generate associated s-parameters:Generated .snp files will be in “Sequential” order. I.e. 1~N for input and N+1~2n for output. Generated .sNp interconnects will be causal: Conceptually, the process is equivalent to generate a causal transmission line, “stretch or shrink” its length so achieve desired loss at the specified frequency. If TX/RX is included, then their transfer functions will be applied toward this newly calculated t-line .snp to form full channel. Impulse response, if specified, will be generated in VPro/Berkely Spice compatible .raw format. https://www.kairostech.com.tw/hot_328032.html SPISim SPro 2019年9月 新增功能 - Lossy Channel 2021-01-08 2022-01-08
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課程特色幫助學員瞭解與熟悉業界主流使用的PI模擬軟體-Cadence Sigrity,進而妥善使用軟體工具,有效達成電路或產品在電源完整性的要求與設計要點。課程目標(1) 教導Cadence Sigrity當中電源完整性模擬軟體(PowerDC、OptimizePI)的操作。(2) 能獨力完成系統設計的PI模擬,並學會將電源完整性設計相關的問題排除與解決。修課條件(1) 建議大專以上理工相關科系畢業且具印刷電路板設計流程的基礎知識。(2) 適合硬體設計工程師、SI/PI/EMI訊號模擬工程師、PCB Layout工程師等相關職務或對電源完整性議題有興趣者修習。 上課時間2019/10/22(二),09:30~16:30,共6小時上課地點清華大學 創新育成大樓(近寶山路與高翠路交叉口)課程師資業界專業講師師資簡介:講師自交通大學碩士班畢業之後先後任職於Acer等大企業與EMI實驗室,負責SI/PI/EMI問題的防治與解決方案,累積超過二十年的實務經驗,除了有深厚的理論基礎,更重視如何在實務面解決問題。課程大綱(1) Cadence PowerDC、靜態IR Drop分析(2) PowerDC Constraints、單板的熱電共同模擬(3) PDN阻抗分析、增加VRM模型(4) 引用電容、最佳化分析、電源樹(Power Tree)課程費用 3600元VIP企業會員價:VIP企業會員可享優惠價格 (按我)會員優惠價: 會員於開課前七天完成報名繳費者可享會員優惠價 3300 元 團報價方案:會員2人同行,可享同行價 3100 元(須於課前告知) 會員紅利折抵:本課程歡迎使用紅利折抵,最高可使用 100 點 合作單位茂積股份有限公司、凱榮科技股份有限公司諮詢專線03-5623116 ext 3224 謝小姐 pshsieh@tcfst.org.tw  https://www.kairostech.com.tw/hot_323304.html [2019/10/22] 印刷電路板電源完整性(Power integrity)模擬與實作 2021-01-08 2022-01-08
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【敬邀 4/25 - Cadence PCB設計分析與封裝技術研討會】– 從晶片封裝到電路板 為系統設計找攻略!    https://www.kairostech.com.tw/hot_308523.html [敬邀 4/25 - Cadence PCB設計分析與封裝技術研討會]– 從晶片封裝到電路板 為系統設計找攻略! 2021-01-08 2022-01-08
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